저는 FPGA에서 하드웨어 아키텍처를 구현했으며이 아키텍처에서 일부 승수 기능을 사용합니다.
각 섹션 / 단계의 최대 지연 시간을 계산하기 위해 ISE 소프트웨어 또는 하드웨어 (칩 스코프 사용)에 어떤 방법이나 방법이 있는지 알고 싶습니다.
예를 들어 입력 클럭 펄스를 높이면 어떤 섹션이 올바르게 작동하지 않는지 알고 싶습니다.
요청 된 경로의 다양한 요소에 대한 지연 정보를 제공 할 수있는 설계의 타이밍 보고서를 살펴보십시오.
이를 기반으로 최소 여유 정보를 얻을 수 있으며, 이는 클럭을 얼마나 늘릴 수 있는지 알려줍니다. 그런 다음 클럭 주파수를 변경하고 합성을 다시 실행하여 새 클럭 주파수로 타이밍을 유지하는지 확인할 수 있습니다.
예를 들어 칩 범위에서 특정 측정을 사용하면 특정 칩, 특정 전원 공급 장치, 특정 데이터 등에 대한 정보 만 제공되며 타이밍 엔진 (STA)이 최악의 경우 분석을 제공합니다. 설계 및 공급 업체 매개 변수 용.
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