これが私のコードであり、私が知る限り、LEDs定義されています：
module sevenseg (LEDs,in);
output reg [6:0] LEDs;
input [3:0] in;
always@(in) begin
case(in)
0 : LEDs = 7'b1000000;
1 : LEDs = 7'b1111001;
2 : LEDs = 7'b0100100;
3 : LEDs = 7'b0110000;
4 : LEDs = 7'b0011001;
5 : LEDs = 7'b0001010;
6 : LEDs = 7'b0000010;
7 : LEDs = 7'b1111000;
8 : LEDs = 7'b0000000;
9 : LEDs = 7'b00010000;
default : LEDs = 7'b1111111;
endcase
end
endmodule
コンパイルエラーは次のとおりです。
エラー（10161）：sevenseg2.v（39）でのVerilog HDLエラー：オブジェクト「LED」が宣言されていません
エラー：Quartus II64ビットの分析と合成が失敗しました。1つのエラー、1つの警告
エラー（293001）：QuartusIIの完全なコンパイルが失敗しました。3つのエラー、1つの警告
ANSIヘッダースタイルと非ANSIヘッダースタイルを混在させています。これは不正な構文です。一部のシミュレーター/シンセサイザーはそれを許可していますが、それは悪い習慣です。
あなたは、ANSIを使用する必要があります：IEEE STD 1800から2012 §23.2.2.2ポート宣言のANSIスタイルのリスト
module sevenseg (
output reg [6:0] LEDs,
input [3:0] in );
または非ANSI：IEEE STD 1800-2012 §23.2.2.1非ANSIスタイルのポート宣言
module sevenseg (LEDs,in);
output [6:0] LEDs; // only an output here
input [3:0] in;
reg [6:0] LEDs; // declare as reg after all inputs/outputs/inouts
IEEE Std 1364-1995には、非ANSIが必要です。ANSIのサポートは、IEEE Std1364-2001以降に存在していました。
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