私はperfイベントの意味を理解しようとしています：dTLB-loadsとdTLB-stores？
仮想メモリが有効になっている場合、TLBですべての単一メモリアクセスの仮想アドレスを検索して、対応する物理アドレスを取得し、アクセス許可と特権を決定する必要があります（または、無効なマッピングの場合は例外を発生させます）。dTLB-loadsそしてdTLB-storesイベントは、それぞれ、データメモリロードまたはストアのアクセスのためにTLBの検索を表します。perfこれらのイベントの定義はです。ただし、正確な意味はマイクロアーキテクチャによって異なります。
ウェストメア、Skylakeマイクロアーキテクチャ、Kaby湖、コーヒー湖には、キャノン湖（そしておそらくアイス湖）、dTLB-loadsおよびdTLB-storesにマッピングされているMEM_INST_RETIRED.ALL_LOADSとMEM_INST_RETIRED.ALL_STORES、それぞれ。Sandy Bridge、Ivy Bridge、Haswell、Broadwell、Goldmont、Goldmont Plusでは、それぞれMEM_UOP_RETIRED.ALL_LOADSとMEM_UOP_RETIRED.ALL_STORESにマップされます。Core2、Nehalem、Bonnell、Saltwellでは、それぞれL1D_CACHE_LD.MESIとL1D_CACHE_ST.MESIにマッピングされています。（BonnellとSaltwellでは、イベントの正式名称はL1D_CACHE.LDandでL1D_CACHE.STあり、で使用されるイベントコードperfは、インテルのマニュアルVolume 3にのみ記載されており、パフォーマンスイベントに関する他のインテルのソースには記載されていません。）dTLB-loadsおよびdTLB-storesイベントは、シルバーモントではサポートされていません。とエアモント。
現在のすべてのAMDプロセッサでdTLB-loadsは、にマップされてLsDcAccessesおり、dTLB-storesサポートされていません。ただし、LsDcAccessesロードとストアの両方のTLBルックアップをカウントします。他のベンダーのプロセッサdTLB-loadsでdTLB-storesは、サポートされていません。
コアイベントをネイティブイベントにマップする方法については、ハードウェアキャッシュイベントとパフォーマンスを参照してくださいperf。
異なるマイクロアーキテクチャ上の同じプログラムのイベント数があるためマイクロアーキテクチャの違いだけでなく、イベントの意味は、それ自体が異なっているためだけではなく、異なる場合があります。したがって、プログラムのマイクロアーキテクチャの動作がマイクロアーキテクチャで同じであることが判明した場合でも、イベント数は異なる可能性があります。すべてのIntelマイクロアーキテクチャーのネイティブイベントの簡単な説明はここにあり、いくつかのマイクロアーキテクチャーのより詳細な説明はここにあります。dTLB-loadsdTLB-stores
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