如何覆盖 fifor rd/wt 属性？

debugcn 发表于 Dev

贾斯拉杰深

我正在尝试编写一个 fiford 写封面点。

module M;

  bit stop;  bit clk; initial while (!stop) #5 clk = ~clk;

  bit A, B, rst;

  initial rst = 0;

  initial begin
    A = 0;
    #20 A = 1;
    #10 A = 0;
    // #10 B = 1;
    #10 B = 0;
    #50 stop = 1;
  end


  // sequence fifo_rd_wt_s(reg sig);
  //  ((|A === 1) |-> s_eventually (|B === 1));
  // endsequence: fifo_rd_wt_s

  property fifo_rd_wt_p(reg sig_clk, reg sig_rst);
    @(posedge sig_clk) disable iff(sig_rst)
    ((|A === 1) |-> s_eventually (|B === 1));
  endproperty: fifo_rd_wt_p


  cover_fifo_read_write: cover property(fifo_rd_wt_p(clk, rst)) $error($sformatf("%0t hit fifo read write", $time)); 
      // else $error($sformatf("%0t did not hit", $time));



   final
     $display("Finished!");

endmodule: M

在运行日志中，我看到它在每个周期都被触发，但这不是我想要的。我希望它每次看到 aA后触发B。

不知道我错过了什么。

我在这里找到了类似的东西

代码存在于代码中

维克托力诺

我认为你的问题与含义有关。我使用了你的例子并替换为 strong((|A === 1) ##[1:$] (|B === 1)); 它工作正常。

隐含覆盖可能会产生一些意外行为（在您的情况下，它覆盖了前因），使用带有序列的覆盖总是更安全

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