这个运算符`=>`在verilog中是什么意思

XingGUO

我正在查看处理器zet 的一些代码但是,我被困在这里;我无法理解这样的一些代码:

if (FROMCE)
  ( CENeg => DQ0 ) = tpd_CENeg_DQ0;

我在谷歌上搜索了=>运营商,但没有任何有用的信息。有人能帮我吗?

戴夫_59

这是一个状态相关的模块路径延迟。如果FROMCE为真,则存在一条从CENegDQ0延迟为 的路径tpd_CENeg_DQ0请参阅 1800-2017 LRM 部分 30.4.4.2 中的示例

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