使用“make”命令完成定义，如下所示：
make something -define "file=$(name)"
如何在我的 System verilog testbench 中使用这个定义？
+define当您调用编译器时，您需要将其转换为开关。例如，使用modelsim/questa
vlog +define+file=\"$(file)\" .....
您可能需要根据您使用的外壳来处理引号如何通过。
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