我试图做一个简单的断言来检查两个值是否相等。有人可以解释当我将两个不同的值分配给同一个变量时的行为吗
logic src_sig ;
logic dest_sig;
logic alt_sig;
assign a = src_sig;
assign a = alt_sig;
assign b = dest_sig;
我的断言顺序是：
sequence check_seq(X,Y);
(X == Y);
endsequence
我的初始块是：
initial begin
#100 @ (posedge clk) begin
src_sig <= 1;
dest_sig <=1;
alt_sig <= 0;
end
#10 @ (posedge clk) begin
src_sig <=1;
dest_sig <=0;
alt_sig <= 0;
end
#10 @ (posedge clk) begin
src_sig <= 0;
dest_sig <= 0;
alt_sig <= 1;
end
#10 @ (posedge clk) begin
src_sig <= 0;
dest_sig <= 1;
alt_sig <= 1;
end
#30 $finish;
end
我期待第二个分配将覆盖第一个或者它会分配给src_sig和alt_sig。因此，它应该分别显示 2 次或 4 次违规。但我得到以下结果（3 次犯罪）。
"testbench.sv", 31: test.check_assert: started at 103ns failed at 103ns
Offending '(a == b)'
"testbench.sv", 31: test.check_assert: started at 113ns failed at 113ns
Offending '(a == b)'
"testbench.sv", 31: test.check_assert: started at 133ns failed at 133ns
Offending '(a == b)'
请解释这里发生了什么？
编辑::完整代码
module test_gcc();
logic clk=0;
logic src_sig,dest_sig,alt_sig;
assign a = src_sig;
assign a = alt_sig;
assign b = dest_sig;
initial begin
clk = 0;
forever #1 clk=~clk;
end
sequence check_seq(X,Y);
(X == Y);
endsequence
property check_connection(M,N);
@(posedge clk)
($rose(M)||$rose(N)||$fell(M)||$fell(N)) |-> check_seq(M,N);
endproperty
check_assert : assert property (check_connection(a,b));
initial begin
#100 @ (posedge clk) begin
src_sig <= 1;
dest_sig <=1;
alt_sig <= 0;
end
#10 @ (posedge clk) begin
src_sig <=1;
dest_sig <=0;
alt_sig <= 0;
end
#10 @ (posedge clk) begin
src_sig <= 0;
dest_sig <= 0;
alt_sig <= 1;
end
#10 @ (posedge clk) begin
src_sig <= 0;
dest_sig <= 1;
alt_sig <= 1;
end
#30 $finish;
end
endmodule
a并且b是 1 位wires，因为您还没有声明它们。（在 Verilog/SV 中，除非您指定，否则default_nettype none未声明的对象是wires）。
如果您
wire从多个地方驱动 a ，则执行解析函数以评估wire.
在您的情况下，有两个驱动程序对wire a- 两个assign语句。该initial块确保两个assign语句始终驱动不同的值，因此线路上的解析值始终为1'bx。的值wire a永远不会改变。
wire b仅由一个assign语句驱动。该initial块确保它的值在 101ns、111ns 和 131ns 发生变化。on 的值wire b在 121ns 时不会改变。
您已经编写了您的，property以便仅在或发生更改时检查条件：wire awire b
property check_connection(M,N);
@(posedge clk)
($rose(M)||$rose(N)||$fell(M)||$fell(N)) |-> check_seq(M,N);
endproperty
wire a从不改变，wire b也不会在 121ns 改变，所以在 121ns 不检查条件。
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