我试图在Verilog中制作2x1多路复用器，但实际上每个输入实际上是2个输入，输出也一样。但是，它的行为仍然像2x1多路复用器。我的代码如下所示：
module mux
(
output [11:0] out_0,
output [11:0] out_1,
input sel,
input [11:0] in_a_i,
input [11:0] in_b_i,
input [11:0] in_a_q,
input [11:0] in_b_q
)
assign out_0 = (sel) ? in_a_i : in_b_i;
assign out_1 = (sel) ? in_a_q : in_b_q;
endmodule
当我尝试在Xilinx中构建此文件时，出现错误消息：
“ assign”附近的语法错误
我不明白分配行有什么问题。我只是想念一些简单的东西吗？
声明;后缺少分号（）module。
module mux
(
output [11:0] out_0,
output [11:0] out_1,
input sel,
input [11:0] in_a_i,
input [11:0] in_b_i,
input [11:0] in_a_q,
input [11:0] in_b_q
) ;
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