我已经在FPGA上实现了硬件架构，并且在该架构上使用了一些乘法器功能，
我想知道ISE软件或硬件上是否有任何方法（通过使用芯片示波器）来计算每个部分/步骤的最大延迟时间？
例如，我想知道是否增加输入时钟脉冲，哪些部分不能正常工作？
查看设计的时序报告，它可以使您延迟有关所请求路径中各种元素的信息。
基于此，您还可以获得最小的空闲信息，然后告诉您可以增加多少时钟，然后可以更改时钟频率并重新运行综合以检查其是否具有新的时钟频率。
使用特定的度量（例如，芯片范围）只能提供有关该特定芯片，该特定电源，该特定数据等的信息，其中时序引擎（静态时序分析（STA））为您提供了最坏情况的分析设计和供应商参数。
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