在SystemVerilog中，不需要;在行尾添加' '。例如：
`uvm_do(pkt)
我想知道为什么编译器可以处理这个问题，但是如果没有' ;'就不能处理常规行。
SystemVerilog始终在语句末尾需要分号。
但是，您需要查看由UVM宏扩展的代码。大多数宏扩展为如下所示的代码：
`define uvm_whatever \
begin \
some_code(); \
end
如果您要手动键入开始/结束代码，则不需要在分号后加分号end。因此，在宏调用的末尾不需要分号。
这是UVM文档的报价：
宏代表文本替换，而不是语句，因此它们不应以分号结尾。
本文收集自互联网，转载请注明来源。
如有侵权，请联系[email protected] 删除。
我来说两句